[아이뉴스24 김문기기자] 파운드리 업체들이 내년 7나노미터(nm) 공정 도입을 서두르는 가운데, 인텔은 올 하반기 트랜지스터 밀도를 높인 10나노미터 공정으로 대응에 나선다.
인텔은 지난 28일(현지시간) 미국 샌프란시스코에서 개최된 '2017 인텔 기술 및 제조의 날'을 통해 올 하반기 생산이 시작되는 10나노 공정 세부 기술에 대해 밝혔다.
인텔의 하반기 10나노 공정 도입은 경쟁사 대비 늦은 출발이다. 삼성전자는 지난해 하반기부터 10나노 공정을 통해 양산을 시작했다. 양산의 결과물인 퀄컴 스냅드래곤 835와 삼성 엑시노스 8895는 갤럭시S8에 탑재돼 오는 4월 21일 정식 상용화된다. TSMC도 상반기 10나노 공정을 통해 양산을 시작한다.
지각생임에도 불구, 인텔은 자신만만하다. 먼저 인텔은 현재 경쟁사들이 제시하는 공정의 구분이 자칫 혼선을 줄 수 있다고 우려했다.
마크 보어 인텔 수석연구원이자 인텔 프로세서 아키텍처 통합담당 이사는 "무어의 법칙은 각 프로세스 세대마다 칩상의 트랜지스터 수를 두 배로 늘리는 법칙을 의미한다"며, "90 나노미터, 65 나노미터, 45 나노미터, 32 나노미터라는 숫자들은 각각 이전 노드에서 가능했던 보다 두배의 트랜지스터를 집적할 수 있게 됨을 의미하는 것"이라고 설명했다.
이어, 경쟁사를 겨냥한 듯 "최근 보다 많은 확장이 어려워짐에 따라, 일부기업에서는 이 법칙을 실행하는 일을 포기하기도 했고, 법칙에 따라 밀도를 거의 전혀 증가하지 않은 경우에도 노드 명칭을 바꾸기도 했다"며, "노드 명칭이 공정이 무어의 법칙 곡선상에 놓이는 위치에 대한 지표로서의 역할을 다하지 못하게 됐다"고 강조했다.
인텔은 경쟁사보다 높은 로직 트랜지스터 밀도를 제공하는 10나노 공정을 도입할 것이라 발표했다.
10나노 공정 기반 하이퍼스케일링을 사용하면 멀티 패터닝 가치를 극대화시킬 수 있다. 하이퍼스케일은 게이트와 게이트 전극 형성 방법을 보다 효율적으로 개선한 기술이다. 트랜지스터를 낮은 비용으로 보다 더 작게 생산 가능하다. 이를 통해 무어의 법칙에서 파생되는 경제적 이점을 지속화 할 수 있다는 설명이다.
인텔 10 나노미터 공정의 최소 게이트 피치는 70나노미터에서 54나노미터로 감소했다. 최소 메탈 피치는 52나노미터에서 36나노미터로 내려갔다. 치수가 작아지면서 1 나노미터당 100.8 메가 트랜지스터의 로직 트랜지스터 밀도를 실현할 수 있게 됐다.
10나노 공정은 전 세대인 14나노 공정 대비 25% 향상된 성능과 45% 낮은 전력소모율을 보여준다. 10 나노미터 공정을 향상시킨 10나노 3세대 공정은 추가적으로 10%의 성능향상 및 30%의 필요 전력 감소를 실현할 수 있다.
한편, 인텔은 현재 양산 중인 14나노 공정에서도 우위를 점하고 있다고 강조했다. 트랜지스터 핀은 밀도 및 성능을 향상시키기 위해 크고 얇은 형상을 띠고 있으며, 향상된 밀적도와 성능을 갖추고 있다고 말했다. 경쟁사 대비 약 1.3배 우수한 확장성을 제공해 트랜지스터당 소요되는 비용을 감소시킨다고 강조했다.
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