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인텔, 10나노 캐논레이크 웨이퍼 공개


'기술 제조의 날' 중국 베이징에서 개최, 공정 업데이트 발표

[아이뉴스24 김문기기자] 인텔이 처음으로 10나노 공정으로 생산되는 캐논레이크 웨이퍼를 공개했다. 무어의 법칙에 맞춰 밀도를 한층 더 높여 타사 대비 성능 및 전력효율면에서 뛰어남을 강조했다. 이와 함께 10나노 FPGA 계획과 데이터센터용 64단 3D 낸드 출하, 저전력 22FFL 기술도 선보였다.

인텔은 지난 19일(현지시간) 중국 베이징에서 기술 제조의 날을 개최하고 그간의 주요 업데이트 사항을 공개했다. 발표 내용으로는 인텔의 10나노 공정 로드맵과 데이터센터용 64단 3D 낸드플래시 공급 및 22FFL 공정에 대한 설명이 이어졌다.

스테이시 스미스 인텔 제조 공정 및 세일즈 그룹장은 "인텔의 제조 공정은 무어의 법칙에 따라 발전했으며, 더 많은 기능과 성능을 제공하고 에너지 효율을 향상시켜 각 세대마다 트랜지스터당 비용을 낮추고 있다"며, "우리는 무어의 법칙 곡선에 따른 지속적인 혜택을 보여주는 프로세스 기술 로드맵과 관련한 중요한 이정표를 공유하게 돼 기쁘다"고 말했다.

스미스 그룹장은 인텔이 무어의 법칙을 발전시켜 매년 제품의 가격을 낮추는 한편, 탁월한 제품을 만들 수 있는 역량이 핵심 경쟁 우위라고 지목했다. 인텔의 역할이 무어의 법칙을 이끄는데 있다고 강조했다. 또한 인텔 프로세스 기술 분야에서 타사 대비 3년 가량 앞서 있다고 자신했다.

이 자리에서 인텔은 10나노 공정 기반의 캐논레이크 웨이퍼를 공개했다. 내년 초 상용화를 목표로 하고 있다. 최근 삼성전자와 TSMC 등은 10나노 공정 양산을 시작하고 내년 7나노를 바라보고 있는 시점이다. 경쟁사 대비 늦은 출발임에도 불구하고 인텔은 자신만만하다.

앞서 지난 3월 28일 미국 샌프란시스코에서 열린 인텔 기술 제조의 날 2017에서 마크 보어 인텔 프로세서 아키텍처 통합담당 수석 연구원(이사)은 "무어의 법칙은 각 프로세스 세대마다 칩 상의 트랜지스터 수를 두 배로 늘리는 법칙을 의미한다"며, "최근 보다 많은 확장이 어려워짐에 따라, 일부기업에서는 이 법칙을 실행하는 일을 포기하기도 했고, 법칙에 따라 밀도를 거의 전혀 증가하지 않은 경우에도 노드 명칭을 바꾸기도 했다"고 말한 바 있다.

인텔은 10나노 공정 기반 하이퍼스케일링을 사용해 멀티 패터닝 가치를 극대화시키는 방향으로 나아갔다. 하이퍼스케일은 게이트와 게이트 전극 형성 방법을 보다 효율적으로 개선한 기술이다. 인텔에 따르면 10나노 공정에서 1제곱밀리미터당 1억800만개의 트랜지스터가 집적된다. 타사의 경우에는 10나노라 할지라도 집적도는 5천만개 수준이다.

22FFL 웨이퍼도 첫 공개됐다. 인텔은 지난 3월 저전력 핀펫(FinFET) 기술인 22FFL을 소개한 바 있다. 이번에 공개된 22FFL은 2GHz 클럭속도 이상의 CPU와 100배 이상 낮은 누설 전력이 포함됐다.

인텔은 10나노 공정 기술과 파운드리 플랫폼을 활용해 차세대 FPGA를 위한 코드명 팔콘 메사에 도입된 FPGA는 데이터센터와 엔터프라이즈 및 네트워킹 환경에서 증가하는 대역폭 수요를 지원할 수 있는 성능을 갖추고 있다.

한편, 인텔은 데이터센터에 쓰일 수 있는 64단 3D낸드를 공개했다. TLC로 구성됐다. 최상위 클라우드 서비스 제공업체를 대상으로 지난 8월초부터 출하됐다. 인텔은 이 제품을 올해 말까지 적용 범위 확대를 위한 노력을 지속할 것이라 강조했다.

김문기기자 moon@inews24.com






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